チップレット競争の主戦場は後工程へ｜主要8者と新規事業の狙い目

チップレットは、半導体を小さな部品に分け、1つのパッケージ内で組み合わせる設計です。ただし、単にチップを小さくする技術ではありません。

むしろ、計算、入出力、メモリなどを別々に設計し、製品ごとに最適な構成へ組み直す考え方です。

AI向け半導体では、1枚の大きなチップだけで性能を伸ばすことが難しくなりました。製造歩留まり、設計費、メモリ帯域、消費電力、放熱が同時に制約になるためです。

そこで、AMDやNVIDIAは複数のダイ（チップ本体の小片）を使う製品を商用化し、IntelとTSMCは接続・積層・量産の基盤を広げています。

ただし、チップレットを採用すれば自動的に安く、速くなるわけではありません。というのも、分割したダイの間で大量のデータを動かし、熱を逃がし、良品だけを組み合わせ、全体を検証する必要があるからです。

そのため、チップレット競争の主戦場は、前工程だけでなく、設計IP、EDA、接続規格、先端パッケージ、検査、材料へ広がっています。

例えばAMDのチップレット白書（2024年12月、3頁）は、ダイ単体の歩留まりが高くても、組み立て後の全体歩留まりは下がり得ると説明しています。小さなダイに分ける効果と、接続・検査の負担を一緒に見る必要があります。

本記事では主要8者の実績・仕様を確認し、日本企業が支援できる工程と、量産を判断する指標を整理します。

チップレットとは何か

チップレットとは、特定の機能を担う小さな半導体ダイです。複数のチップレットを同じパッケージに載せ、高速な配線で結ぶと、外部からは1つの大きな半導体のように動きます。

たとえば、CPUコアを持つ計算用ダイ、メモリやPCIeを制御するI/Oダイ、AI演算用ダイ、高帯域メモリを別々に作れます。性能を上げたい製品には計算用ダイを増やし、通信機器にはI/Oを増やすなど、同じ設計資産を別製品へ展開できます。

ここでいう「チップ」は完成品を指す場合もあります。一方、チップレットは、完成品の中に組み込まれる部品です。

小さなレゴブロックに似ていますが、実際には接続速度、遅延、発熱、電源、故障の扱いまで合わせなければなりません。

モノリシックSoCと何が違うのか

従来は、多くの機能を1枚の大きなダイへ集約するモノリシックSoCが中心でした。配線が短く、全体を一体で最適化しやすいことが利点です。

しかし、ダイが大きくなるほど、製造途中に欠陥が入って使えなくなる影響も大きくなります。

チップレットは、機能を分割します。たとえば、最先端の製造工程が必要な計算部分だけを新しいプロセスで作り、I/Oやアナログ部分は成熟した工程に残せます。

その結果、設計を再利用しやすく、製品の組み合わせも増やせます。

分割すれば全てが有利になるのではなく、ダイの再利用と、接続・実装で増える負担を交換する設計です。次の概念図では、機能を一枚へ集める構成と、分けて接続する構成を対比しています。

重要なのは、チップレットがモノリシックSoCをすべて置き換えるわけではない点です。たとえば、小型で量産数が多く、低コストを優先する製品では一体型が有利な場合があります。

反対に、大規模AI、高性能サーバー、車載計算基盤など、複数機能を世代ごとに更新したい領域ほどチップレットの利点が出ます。

チップレットが必要になった三つの理由

機能を分ける理由は、製造費だけではありません。微細化の費用、データ移動、異なる種類の回路を組み合わせる必要性を分けて見ると、自社が支援できる制約を探しやすくなります。

大きなダイほど製造リスクが上がる

半導体は、1枚のウエハー上に多数のダイを作ります。そして、ダイが大きいほど、同じ欠陥密度なら欠陥を含む確率が上がり、ウエハー1枚から取れる個数も減ります。

そこで、小さく分けて良品を選び、パッケージで統合できれば、巨大なダイを1枚で作るリスクを抑えられます。

すべての機能を最先端工程に載せる必要がない

CPUやGPUの演算部分は微細化の効果を得やすい一方、I/Oやアナログ回路は同じ割合で小さくならないことがあります。実際、TSMCは3DFabricの説明で、変化の少ない機能をチップレットとして再利用し、先端工程を必要な部分に集中できるとしています。TSMC 3DFabric

AIでは演算に加えてデータ移動も制約になる

生成AIや科学計算では、演算器だけでなく、HBMからデータを運ぶ帯域が性能を左右します。ダイ間の距離が長いと、電力と遅延が増えます。

そのため、GPU、CPU、HBM、I/Oをパッケージ内で高密度に接続する設計が重要です。AI for Scienceの計算基盤でも、演算能力だけでなくデータ移動の設計がボトルネックになります。

2.5D・3D・UCIeをどう理解するか

チップレットの記事では、2.5D、3D、UCIeという言葉が頻繁に出ます。これは同じ種類の言葉ではありません。

2.5Dは、複数のダイを中間の配線基板（インターポーザー）の上へ横に並べ、高密度配線でつなぐ方法です。この方法は、GPUとHBM（高速メモリ）を近くに置く用途で広く使われます。

一方、3Dは、ダイを上下に積み、垂直方向の配線でつなぐ方法です。この方法は配線を短くできますが、放熱と製造の難しさが増します。

UCIeは、ダイ同士をつなぐための業界標準です。具体的には、PCIeやCXLなどのプロトコル（通信の取り決め）を、パッケージ内の接続へ運べるようにします。

さらに、2025年8月に公開されたUCIe 3.0は、48GT/sと64GT/sを追加し、AI向けの帯域拡大を進めました。UCIe Consortiumの解説

GT/sは接続の転送レートを表し、アプリケーション全体が処理できる仕事量とは別です。UCIe 2.0の32GT/sに対して3.0は最大64GT/sですが、実際の処理速度はレーン数、通信の制御、メモリ、ソフトウェアにも左右されます。

規格値が2倍になったことを、AI処理が2倍速くなった実績として扱いません。

標準があっても、異なる会社のチップレットを買ってすぐ組み合わせられるわけではありません。というのも、電気特性、形状、電源、熱、起動順序、セキュリティ、故障時の切り分けも必要だからです。

つまりUCIeは重要な土台ですが、完成した市場ではなく、相互運用の範囲を広げている段階です。

チップレット市場はどこまで広がるか

チップレットの市場規模には注意が必要です。というのも、調査会社によって、チップレット単体、先端パッケージ、AI半導体、カスタムASICまで対象が異なるからです。

そのため、数字を比較するときは、何を売上として数えたかを確認しなければなりません。

本記事では異なる市場予測を足し合わせず、製品・製造基盤・標準の三つを確認します。以下は供給側の動きの整理で、顧客の購買額を測定した市場規模ではありません。

TSMCはCoWoSを2012年から量産し、生成AIの登場後に需要が強まったと説明しています。また、SoICの3nm積層技術は2025年に量産へ入りました。TSMC CoWoS TSMC SoIC

標準側では、Armが2025年1月にCSAの最初の公開仕様を発表しています。ただし、規格が公開されたことと、候補ダイを組み合わせて量産できることは別です。

顧客が予定する製品で、互換性と供給能力を確認します。

事業計画では、対象製品の生産台数に加え、1パッケージに必要な材料量、検査時間、採用される設計IPを積み上げます。先端化で単価が上がっても、検査・不良・設備の費用も増える場合があるため、売上だけでなく粗利を確認します。

チップレットの産業構造は五層で見る

産業構造は、完成した半導体メーカーだけを見ても分かりません。以下は当研究所による五つの役割の整理です。

各社が複数の役割を担うこともあり、工程が一方向に進むだけではなく、設計・材料・検査の間で調整が必要です。

各層について、主な仕事、担う企業の例、参入時に確認する課題を整理しました。自社の保有技術だけでなく、前後の工程と共有する条件を併せて確認します。

価値は層の境界にも生まれます。たとえば、設計段階で熱変形を予測し、材料の選定とパッケージ構造へ反映するサービスです。

単独の部材より、設計値と量産結果をつなぐデータが強い差別化になります。

日本企業が参入先を探すときは、自社の製品分類から考えない方がよいでしょう。たとえば、「材料会社だから材料を売る」「装置会社だから装置を売る」と決めると、顧客が本当に困っている問題を見落とします。

実際、顧客の課題は、反りを減らしたい、接合不良を早く見つけたい、冷却能力を上げたい、試作と量産の差を小さくしたい、といった形で現れます。そして、課題を起点にすれば、材料、装置、解析、検査を組み合わせた提案ができます。

また、各層の強い企業と正面から競う必要はありません。たとえば、EDA（半導体の設計ツール）を一から作る代わりに、既存の設計ツールへ国内材料の実測モデルを提供できます。

また、OSAT（組み立て・検査の受託企業）になる代わりに、車載や産業機器に必要な信頼性評価を請け負えます。さらに、UCIe対応ダイを作る代わりに、複数ベンダーを同じ条件で試せる評価環境を提供できます。

こうした「層の間」の仕事は、顧客ごとの調整が多い一方、実測データの利用権を確保し、別の顧客にも共通する条件を見つければ、共通サービスへ展開する余地があります。

一方、顧客から仕様を受けて毎回ゼロから設計するだけでは、売上が人員数に比例します。そのため初期案件では、共通化する項目をあらかじめ決めます。

具体的には、評価ボード、測定条件、故障分類、材料物性の形式、設計レビューの手順を統一すれば、次の顧客へ展開しやすくなります。つまり、個別案件を受けながら、どの知見を製品、IP、データベースへ変えるかが事業化の分岐点です。

さらに、評価結果を顧客と共有する画面や報告形式も共通化します。技術者だけが読めるデータを、調達、品質、経営が同じ基準で判断できる情報へ変えることも、事業者の価値です。

大手4社のチップレット製品と量産技術

AMDとNVIDIAでは製品の構成、IntelとTSMCでは接続・製造基盤に注目します。完成品と製造サービスを同じ性能ランキングにせず、どの部分を自社で持ち、どこを外部と組むかを読み取ります。

AMDはCPUからAIアクセラレーターへ広げた

AMDは、チップレットを量産CPUへ広く導入した代表例です。たとえばEPYCでは、複数のCPUダイを中央のI/Oダイへ接続し、製品ごとにコア数を変えます。

そしてAMDの公式説明では、計算部分とI/O部分の開発を分け、各機能に合う工程を選べることを利点としています。AMD Zenアーキテクチャ

この考え方はAI向けInstinctにも広がりました。2023年のMI300シリーズの説明では、MI300AがCPU・GPU・HBMを統合する一方、MI300XはCPUダイを外してGPUダイとメモリを増やす構成です。

MI300シリーズを一律に「CPU内蔵」とせず、用途ごとの構成変更として見ると、設計再利用の意味が分かります。

新規事業の示唆は、部品数ではなく、製品群へ設計資産を展開できる点です。同じ部品を再利用しながら、サーバー、ワークステーション、AI向けへ構成を変えられます。

NVIDIAは巨大GPUを2ダイで1つに見せる

NVIDIAのデータセンター向けBlackwell GPUは、大きな二つのダイを独自の接続で一つのGPUとして扱う設計です。公式アーキテクチャ説明は、ダイ間の帯域を10TB/sとしています。

これはパッケージ内部の接続値で、サーバー間通信やアプリケーションの実測速度ではありません。また、同じBlackwell名称の全製品に、この2ダイ構成を当てはめないことが重要です。

ここでの競争力は、ダイを並べたことだけではありません。むしろ、ソフトウェア利用者に分割を意識させず、従来のCUDA環境を維持した点です。

つまり、チップレット事業では、ハードウェア構成を抽象化するソフトウェアが参入障壁になります。

IntelはEMIBとFoverosを外部顧客にも開く

Intelは、横方向をつなぐEMIBと、上下へ積むFoverosを持ちます。しかも、自社製品だけでなく、Intel Foundryの顧客向けにもチップレット基盤を提供しています。

さらに2026年7月29日の公式説明では、EMIB-TとFoverosをAI半導体向けに示し、米国内の先端パッケージ能力を強調しました。Intelの先端パッケージ

IntelはUCIeの設立にも関わりました。製造、パッケージ、接続規格を一体で持つことで、顧客が異なるダイを統合する際の責任範囲を広げています。

TSMCは後工程を製品性能の中心へ移した

TSMCの3DFabricは、CoWoS、InFO、SoICをまとめた統合技術群です。このうちCoWoSは、ロジックダイとHBMを大きな中間の配線基板（インターポーザー）上で接続します。

一方、SoICは、高密度な3D積層を担います。TSMC 3DFabric

TSMCの事例が示すのは、後工程が単なる保護と配線ではなく、性能、消費電力、製品化速度を決める工程になったことです。ファウンドリーが前工程と後工程を共同最適化すると、パッケージ技術は顧客の製品ロードマップへ深く組み込まれます。

標準・設計・光・材料を担う4者

完成した半導体以外にも、接続規格、設計IP、光通信、材料評価という仕事があります。仕様の公開、製品提供、開発・評価の段階を区別して、顧客がまだ確認すべき条件を整理します。

UCIe Consortiumは接続の共通言語を作る

UCIe Consortiumは、ダイ間接続の標準化を進める企業連合です。その仕様は、物理層だけでなく、プロトコル、管理、テストまで広がっています。

たとえば、UCIe 3.0は64GT/sまで速度を高め、管理機能も強化しました。UCIeの仕様一覧

標準化が進めば、特定企業だけで閉じたチップレットから、複数企業の部品を組み合わせる市場へ近づきます。一方で、標準対応を名乗るだけでは足りません。

実物を同じ条件で試し、適合範囲を確認する試験と、採用構成での相互運用検証が必要です。

Synopsysは設計IPと検証をまとめる

Synopsysは、UCIeのコントローラーIP、PHY、検証IPを提供しています。さらに3DIC Compilerとつなぎ、パッケージを含む実装と検証を支援します。

公式ページでは、最大64Gbpsのデータレートと、標準・先端パッケージへの対応を示しています。Synopsys UCIe IP

顧客はIPの仕様に加え、自社の工程・パッケージでの検証範囲を確認します。というのも、チップレットが複雑になるほど、電気、熱、物理、テストを別々の道具で確認する負担が増えるからです。

そのため、設計データを一つの流れにするEDAは、量産リスクを下げる役割を持ちます。

Ayar Labsはダイ間の光接続を狙う

Ayar LabsのTeraPHYは、光I/Oをパッケージへ組み込むチップレットです。製品ページはUCIe対応と双方向合計8Tbpsを掲げ、片方向では4Tbpsと説明しています。

小文字のbはビット、大文字のBはバイトなので、先の10TB/sとは単位も接続範囲も異なります。数字の大小だけで性能を順位付けしません。

これは、チップレット市場が計算ダイだけに閉じない例です。AI基盤がラック全体へ広がると、パッケージ内部と外部をつなぐI/Oが価値を持ちます。

ただし、同社はこの仕様を暫定値と明記しています。光源を含む構成、量産時の歩留まり、実装費用と、自社の処理で得られる効果を確認します。

レゾナックは材料を共同評価する

レゾナックは、材料と装置を一緒に評価する取り組みを進めています。2024年3月29日の公式発表（2頁の注記）では、JOINT2を半導体関連14社の枠組みと説明しています。

これは当時のJOINT2の参加規模です。

その後、2025年9月にはJOINT3を27社で設立し、515×510mmのパネルレベル有機インターポーザーの試作・評価へ対象を広げました。2026年5月の発表では堀場アドバンスドテクノの参画で28社になっています。

同発表時点でAPLICは開設予定の評価拠点であり、この社数を量産顧客数や量産成果として扱いません。

日本企業にとって重要なのは、材料を単品で売るだけでなく、顧客のパッケージ構造で性能を証明することです。採用先と同じ構造で評価し、どの条件なら良品を作れるかを示すことが、材料単体の価格以外で比較してもらうための材料になります。

チップレット8事例から整理する事業化の確認点

以下は8事例を参考にした当研究所の確認事項です。商用製品、仕様の提供、開発中の技術、共同評価が含まれ、全ての収益性を確認した事例集ではありません。

第一に、単体性能だけでなく、システムとして使えるかを確認します。たとえば、AMDとNVIDIAは、複数ダイを利用者から1つに見せます。

第二に、再利用できる設計資産を持っています。具体的には、CPUダイ、I/Oダイ、接続IP、材料評価データを複数製品へ展開します。

第三に、量産パートナーとの共同設計が早い段階から始まります。つまり、回路設計が終わってからパッケージを選ぶのではありません。

むしろ、熱、電源、配線、材料、検査を同時に決めます。第四に、顧客の移行負担を減らします。

たとえば、NVIDIAのCUDA、AMDの製品群、Synopsysの設計フローは、既存資産を捨てずに性能を伸ばす仕組みです。

この整理から候補を絞る際は、自社だけで実行できる工程と、顧客・製造パートナーの協力が必要な工程を分けます。協力先や検証環境が未確定なら、直ちに設備投資へ進まず、提携条件の確認を先に置きます。

チップレット事業を4つの判断に分ける

参入：顧客課題と量産資産がつながる

材料、検査、設計モデル、業界顧客のいずれかを、明確な性能制約へ結び付けます。

提携：顧客接点はあるが、製造基盤がない

ファウンドリー、OSAT、IP企業と組み、自社は業界仕様と品質責任を持ちます。

待機：良品保証と量産責任が決まらない

試作を急がず、責任分界、検査条件、データ共有を先に整えます。

見送り：汎用品と比べる指標がない

性能、帯域、電力、熱、供給のどれを改善する事業かを再設計します。

日本企業に残るチップレットの四つの参入機会

以下の四案は、材料や検査、設計、運用の既存資産から考える参入候補です。技術を提供できるだけでなく、顧客が今どの不良や調整費に困り、誰の予算で解決するかを確かめます。

1. 車載・ロボット向けの共通チップレット基盤

たとえば車載やロボットでは、AI演算、安全制御、通信、センサー処理を長期間使います。そのため、最先端ダイだけを更新し、他の機能を再利用できれば、製品世代をまたぐ設計資産になります。

ヒューマノイドロボットや自動運転では、計算性能だけでなく、温度、振動、機能安全、長期供給が必要です。

参入企業は、完成CPUを作る必要はありません。むしろ、顧客の制御ソフトを動かすI/Oダイ、安全監視ダイ、センサー統合ダイ、評価ボードを共通化できます。

そのためには、半導体IP企業、ファウンドリー、OS企業、Tier1との提携が前提です。

2. パッケージの検査・故障解析サービス

複数の良品ダイを組み立てても、接続不良、反り、空隙、熱サイクルで故障すれば完成品は使えません。しかも、不良がどのダイ、接合、基板、材料にあるかを切り分ける必要があります。

X線、超音波、光学、電気試験を組み合わせる評価サービスは、検討したい参入案です。まず、顧客が今の検査で見落とす不良と、その損失を確認します。

装置販売だけでなく、検査条件、良否判定モデル、故障データベースを月額や従量課金で提供すると、継続収益を作れます。

3. 熱・電源・応力を統合する設計SaaS

たとえば3D積層では、発熱密度や放熱経路、ダイの配置によって局所的な温度上昇が起きます。また、材料ごとの熱膨張差は、反りや接合部の疲労につながります。

そのため、回路、パッケージ、基板を別々に解析すると、問題の発見が遅れます。

そこで、顧客の設計データを受け取り、熱、電源、信号、機械応力を同じモデルで評価する事業が考えられます。ただし、強みになるのは計算エンジンだけではありません。

むしろ、実測値でモデルを補正し、製造条件へ戻す仕組みです。コンテキスト・エンジニアリングと同様に、情報の更新責任と評価の循環が競争力になります。

4. 材料と工程条件をセットで提供する

封止材、接着材、基板、ガラスコア、熱伝導材は、単品の物性値だけで採用されません。実際の構造で、反り、接続信頼性、熱抵抗、量産歩留まりを示す必要があります。

材料メーカーが試作ライン、装置メーカー、OSATと組み、推奨構造と工程条件をパッケージ化すれば、設計初期から顧客に入れます。フォトレジストで培った材料設計や品質管理の知見も、先端パッケージ側へ展開できます。

チップレット事業の収益モデルは売り切りにしない

チップレット関連は開発期間が長く、顧客ごとの調整も多い領域です。そのため、試作品や装置を一度売るだけでは、個別受託から抜けにくくなります。

だからこそ、再利用資産と継続収益を最初から設計します。

初期案件で得たデータを、どこまで他案件へ再利用できるかが採算を分けます。顧客固有情報を守りながら、故障分類、設計ルール、評価手順を共通資産に変える必要があります。

共通化する際は、顧客の設計情報や故障データを二次利用できる範囲を契約で決めます。匿名化しただけで自由に転用できると考えず、知財と秘密保持、解析モデルに残る情報まで確認します。

架空例：組み立て後の良品率が90％から98％へ上がっても、安くなるか

以下は計算方法を示す架空例で、実際の製造費や歩留まりの相場ではありません。検査済みダイを使って100組を組み立て、同じ完成品の判定基準で比較します。

材料・組み立て・検査・不良分を含む総費用が、工程の変更前は180万円、変更後は196万円と仮定します。

良品率の改善だけでは、良品1個当たりの費用が下がったとは判断できません。この例では良品が8個増えても、総費用も増えるため単価は同じです。

追加検査で不良が減ったのか、判定を緩めただけなのかも区別します。初期開発費、設備償却、保証対応を含めた事業採算はさらに別に確認し、歩留まりだけで量産投資を決めないようにします。

参入前に確認するチップレットの六つのリスク

試作品で動いた構成でも、量産時には熱、接続不良、検査時間、供給条件が変わります。以下の六項目を担当者と費用に結び付け、誰が確認を終えれば量産へ進めるのかを決めます。

1. 標準化と独自仕様が併存する

UCIeが進んでも、AMD Infinity FabricやNVIDIA NV-HBIのような独自接続は残ります。そのため、標準市場だけを前提にすると、対象顧客を狭める可能性があります。

そこで、どの層まで標準へ合わせ、どこを顧客固有にするかを決めます。

2. Known Good Dieの保証が難しい

組み立て前のダイが良品でも、パッケージ後の条件で不具合が出ることがあります。そのため、ダイ単体、接合後、最終製品の各段階で何を保証するかが必要です。

というのも、責任分界が曖昧だと、不良時の費用が膨らむからです。

3. 熱と電力が性能を制限する

複数の高性能ダイを近づけると、局所的な発熱と電源変動が増えます。そのため、ピーク性能ではなく、連続運転時の性能を測る必要があります。

冷却部品まで含むシステム提案が必要になる場合もあります。

4. 試作成功が量産成功を意味しない

研究用の少数試作では動いても、量産で反り、接合ばらつき、検査時間が問題になります。量産設備の能力、材料の供給安定性、再作業の可否を早期に確認します。

5. 輸出管理と供給網の影響を受ける

半導体や装置に加え、設計情報・ソフトウェアなどの技術提供も、輸出管理の確認対象に含めます。日本からの取引では経済産業省の安全保障貿易管理ガイダンスを参照し、品目・仕様、用途、相手先、経由国などを整理します。

適用される規制や許可の要否は、最新の法令と輸出管理担当・専門家への確認を前提に、契約と納期へ織り込みます。

6. 開発費の回収に時間がかかる

顧客評価から量産まで数年かかることがあります。そのため、量産売上だけで回収する計画は危険です。

むしろ、共同開発費、評価費、IP利用料を段階ごとに受け取る契約が必要です。

チップレットのデータと責任をどう分けるか

複数企業が関わるほど、データの所有者と更新責任が重要になります。少なくとも、設計データ、製造条件、検査結果、故障解析、フィールド情報を分けて管理します。

また、どこまで開示すれば相手が検証できるかを決めます。チップレットの内部仕様をすべて開示する必要はありませんが、電力、熱、信号、機械寸法、起動、エラー処理の境界条件は共有が必要です。

これらを整理すると、製品世代をまたぐ設計・評価を提案しやすくなります。ただし、データを保有するだけで継続契約につながるわけではなく、顧客が次世代でも依頼する理由と費用を確認します。

チップレット事業の意思決定基準

参入可否は、技術の成長性だけで決めません。次の五つを確認します。

1. 顧客のどの性能制約を解くのか。計算、帯域、電力、熱、サイズ、供給のどれか。
2. 既存方式より何を改善するのか。測定条件と比較対象を決められるか。
3. 量産責任を誰が持つのか。ファウンドリー、OSAT、装置、材料との役割が決まっているか。
4. 初期案件の成果を再利用できるか。IP、評価手順、データ、工程レシピが残るか。
5. 顧客の製品ロードマップへ入れるか。単発試作ではなく、次世代製品まで共同設計できるか。

五つのうち、顧客課題と量産責任が曖昧なら待機が妥当です。技術シーズだけを起点にするのではなく、顧客が今どの工程で止まっているかから参入位置を決めます。

チップレットの相談前に整理する情報

相談の前に、次の情報があると議論が進みます。

• 対象製品と想定生産量
• 求める計算性能、帯域、消費電力、温度条件
• 自社が持つ回路、材料、装置、検査、顧客基盤
• 外部へ出せる設計情報と秘密情報
• 試作、認証、量産までの希望時期
• 提携候補と、自社が負う品質責任

すべて揃っていなくても構いません。むしろ、分からない項目が、調査や実証で先に確かめる論点になります。

AIエージェントの新規事業と同じく、機能の魅力より、顧客業務と責任分界から事業を設計することが重要です。

チップレットについてよくある質問

チップレットの検討で混同しやすい、製造方法との違い、標準化、参入範囲を整理します。実際の採用判断では、製品ごとの仕様と検証結果に戻って確認します。

Q. チップレットとSoCの違いは何ですか

A. SoCは複数の機能を1つのシステムとして集積した半導体です。チップレットは、そのシステムを複数のダイに分けて構成する部品と設計方法です。チップレットを組み合わせてSoC相当の機能を作ることもあります。

Q. チップレットはなぜコストを下げられるのですか

A. 小さなダイは大型ダイより歩留まりを上げやすく、I/Oなどを成熟した製造工程で作れます。また、同じダイを複数製品へ再利用できます。ただし、先端パッケージ、検査、接続設計の費用が増えるため、常に安くなるわけではありません。

Q. UCIeに対応すれば他社のダイと接続できますか

A. UCIeは重要な接続標準ですが、対応だけで相互運用が保証されるわけではありません。電気、形状、電源、熱、起動、管理、セキュリティ、テストの条件を合わせ、実機で検証する必要があります。

Q. 日本企業はチップレットのどこに参入できますか

A. 材料、基板、接合、検査、故障解析、熱設計、製造装置、車載・産業向けの共通I/Oダイに機会があります。単品販売より、顧客の構造で性能を証明し、量産条件まで提供する方が差別化しやすくなります。

Q. チップレット事業で最初に確認すべきことは何ですか

A. 対象顧客が抱える性能制約と、量産時の責任分界です。技術デモが動くことより、誰が良品を保証し、不良時に原因を切り分け、次世代製品へ設計を再利用するかを先に決めます。

まとめ｜チップレットは「つなぐ力」が事業になる

チップレットは、半導体を小さく分けるだけの技術ではありません。異なる製造工程のダイ、HBM、I/Oを、1つのシステムとして動かす設計です。

AIの計算需要が増えるほど、接続、電力、熱、検査、材料、ソフトウェアの統合が重要になります。

AMDとNVIDIAは商用製品で分割を利用者から見えなくしました。IntelとTSMCは量産統合の基盤を広げています。

UCIe、Synopsys、Ayar Labs、レゾナックは、標準、設計、光接続、材料評価という異なる位置から市場を作っています。

日本企業が狙いやすいのは、巨大な汎用GPUの正面開発ではありません。車載・ロボット向け共通基盤、検査・故障解析、統合設計SaaS、材料と工程レシピです。

単体技術の性能に加え、顧客の製品で得られる良品数、費用、品質責任を確認して、量産へ進む条件を決めます。